CY7C1411KV18-250BZXC SRAM - 同期QDRIIメモリIC 36Mbit並行250 MHzICS
CY7C1411KV18-250BZXC
,CY7C1411KV18-250BZXC メモリIC
,SRAM - 同期QDRIIメモリIC
CY7C1411KV18-250BZXC SRAM - 同期QDRIIメモリIC 36Mbit パラレル
250 MHz ICS
| インフィニオン | |
| 製品カテゴリー: | SRAM |
| RoHS について | 詳細 |
| 36 Mbit | |
| 4 M × 8 | |
| 450 PS | |
| 250 MHz | |
| パラレル | |
| 1.9V | |
| 1.7V | |
| 460 mA | |
| 0 C | |
| +70°C | |
| SMD/SMT | |
| FBGA-165 | |
| トレー | |
| ブランド: | インフィニオン・テクノロジーズ |
| メモリタイプ: | 揮発性 |
| 湿度感がある | そうだ |
| 製品タイプ: | SRAM |
| シリーズ: | CY7C1411KV18 |
| サブカテゴリー: | メモリとデータ保存 |
| タイプ: | シンクロン |
記述
CY7C1411KV18,CY7C1426KV18,CY7C1413KV18,CY7C1415KV18は1.8V同期
QDR IIアーキテクチャを搭載している.QDR IIアーキテクチャは2つの別々のポートで構成されています.
読み込みポートと書き込みポートはメモリ配列にアクセスします.読み込みポートには専用データ出力があります.
読み込み操作をサポートし,書き込みポートには書き込み操作をサポートする専用データ入力があります.
QDR IIアーキテクチャは,データ入力とデータ出力を分離して,
I/O デバイスで利用されているデータバスです.各ポートは
読み書きのアドレスは,別の上昇する端に固定されています.
QDR IIの読み書きポートは,互いに独立してアクセスできます.
データ処理を最大化するために,読み書きポートはDDRインターフェイスで装備されています.
位置は4つの8ビット単語 (CY7C1411KV18) 9ビット単語 (CY7C1426KV18) 18ビット単語と関連付けられています
(CY7C1413KV18) または 36 ビットワード (CY7C1415KV18) が,連続的にデバイスに侵入または離脱します.
2つの入力時計のどの上昇端にもデータが転送され,デバイスから
(K,K,Cand C) により,メモリ帯域幅を最大化し,システム設計を簡素化します.
バス ターンアロunds.深層拡張はポート選択によって達成され,各ポートが動作できるようにします.
すべての同期入力はKまたはK入力クロックによって制御される入力レジスタを通過します.
すべてのデータ出力は,CまたはC (または単一のクロックドメインにおけるKまたはK) によって制御される出力レジスタを通過する.
入力時計.書き込みはオンチップシンクロン自動タイマー書き込み回路で行われます.
特徴
■ 独立した読み書きデータポートを分離
合流取引をサポートする
■ 333 MHz の 時計 で 高帯域幅 を 使う
■ アドレス バス の 頻度 を 減らす 4 文字 の 爆発
■ ダブルデータレート (DDR) 333MHzで読み書きポートの両方のインターフェース (データ転送666MHz)
■ 2 つの入力クロック (K と K) で,正確なDRDタイムリング
SRAM は 上昇する辺のみを使用します
■ 出力データ (C と C) の入力クロックが2つあり,クロックスクイウと飛行時間の不一致を最小限に抑える
■ エコークロック (CQとCQ) は高速システムにおけるデータ収集を簡素化します
■単一のマルチプレックスアドレス入力バス 読み書きポートのアドレス入力ロック
■深さ拡大のために別々のポートを選択する
■ シンクロン 内部 自律 書き込み
■ QDR® II は,DOFF が HIGH に設定されている場合,1.5 サイクル読み込み遅延で動作します.
■ DOFF がLow に設定されたとき,1 サイクル読み込み遅延を持つ QDR I デバイスと同様の動作
■ × 8, × 9, × 18 と × 36 の構成で利用可能
■ 最新のデータを提供する完全なデータ一貫性
■コアVDD=1.8V (±0.1V);I/OVDDQ=1.4VからVDD
■ 165 ボール FBGA パッケージ (13 × 15 × 1.4 mm) で提供
■Pbフリーと非Pbフリーパッケージの両方で提供されます
■ 変動駆動 HSTL 出力バッファ
■ JTAG 1149.1 に対応する試験アクセスポート
■ 詳細なデータ配置のための段階ロックループ (PLL)
